Intel ha fornito una serie articolata di informazioni sulle prossime generazioni di processori e relative architetture, ma anche sulla parte grafica e i prossimi set di istruzioni.
Il primo processore si chiama in codice Dunnington ed è destinato ai server multiprocessore. Sarà disponibile nella seconda metà del 2008 e compatibile a livello di socket con la piattaforma Caneland. Dunnington ha l'interessante prerogativa di essere la prima CPU IA Intel con sei core. La CPU dispone di una elevata quantità cache condivisa, per la precisione di 16 MByte al terzo livello. Dal punto di vista costruttivo, la CPU dispone di 1,9 miliardi di transistor , costruiti con un processo produttivo a 45 nanometri e tecnologia High-k. Una ulteriore tecnologia supportata è quella FlexMigration per la virtualizzazione.

                
                                            Il core di Dunnington.


[tit:I particolari di Nehalem]

          
      Ecco il die di Nehalem con i blocchi funzionali e la cache condivisa.


Molti dettagli sono stati forniti su Nehalem, la microarchitettura della prossima generazione di CPU Intel che sarà disponibile nel quarto trimestre del 2008. Tra le caratteristiche principali c'è la scalabilità che permetterà di disporre di CPU da 2 a 8 core. Riappare anche la tecnologia Multi threading che permetterà quindi di utilizzare da 4 a 16 thread simultaneamente. Per la cache saranno disponibili fino a 8 MByte di memoria, organizzata in cache al terzo livello, ma ci sono delle novità per gli altri livelli. Intel dichiara infatti che saranno implementati 32 KByte di cache al primo livelli per le istruzioni e altrettanti per i dati, mentre al secondo livello ci saranno 256 KByte di cache a bassa latenza per dati e istruzioni per ogni core. Rinnovato anche il TLB (Translation Lookaside Buffer) con una nuova gerarchia a due livelli. I processori disporranno, inoltre, del supporto per le istruzioni SSE 4.2.


Uno dei punti di forza della microarchitettura Nehalem è la scalabilità.

Dal punto di vista realizzativo, i processori disporranno di 731 milioni di transistor mentre il processo produttivo sarà inizialmente quello a 45 nanometri. Per la memoria ci sono sensibili cambiamenti rispetto al passato dato che il controller sarà integrato nella CPU e il supporto dei tre canali sarà per DDR3 800, 1066 e 1333. Intel dichiara che Nehalem avrà una larghezza di banda per la memoria 4 volte quella degli attuali sistemi Xeon a alte prestazioni. Altre informazioni riguardano la piattaforma Tylersburg che potrà essere utilizzata per realizzare PC desktop ad alte prestazioni, oppure in configurazione con due socket per costruire server. Tra i miglioramenti dichiarati da Intel rispetto all'attuale microarchitettura Core, c'è un aumento di performance grazie all'incremento del parallelismo nell'esecuzione delle operazioni. Intel stima infatti nel 33% in più il numero di micro ops che possono essere eseguite. Sono stati migliorati anche alcuni algoritmi, come per esempio per migliorare la velocità di alcuni tipi di accessi alla cache, oppure di sincronizzazione delle primitive. Intel ha migliorato anche il sistema di branch prediction. Per il futuro, se nel 2008 arriverà Nehalem, Intel sta già preparando i chip per il 2009-2010, costruiti con processo produttivo a 32 nanometri. La prima famiglia si chiamerà Westmere, mentre il passaggio successivo vedrà l'arrivo dei processori Sandy Bridge.

[tit:Il prossimo Itanium]


Una foto del die di Tukwila

Altri dettagli sono stati forniti su Tukwila, il processore Itanium della prossima generazione con quattro core, due controller integrati per la memoria e 30 Mbyte di cache. Tra le altre funzionalità di questa CPU, che sarà la prima con due miliardi di transistor, c'è la tecnologia Intel Quickpath interconnect e quella multi threading. Intel stima che le prestazioni di questo processore siano circa doppie rispetto all'attuale generazione di CPU Itanium.

[tit:Il visual computing e Larrabee]

L'architettura Larrabee prevede l'uso di più core IA (lo schema è puramente indicativo).

Visual computing è il nome dato da Intel a un nuovo tipo di approccio alla grafica. Le tecniche della prossima generazione per molte applicazioni richiederanno, infatti, elevatissime capacità di calcolo, e non soltanto per l'alta definizione. Per esempio le tecniche di illuminazione degli oggetti visualizzati nei giochi, oppure la tecnica del ray tracing richiedono performance estremamente elevate ai computer della prossima generazione. Analogamente si stanno aggiungendo elementi come i complessi calcoli necessari per riprodurre correttamente la fisica nei videogiochi, fattore che incrementa ulteriormente la potenza elaborativa necessaria. Intel sta progettando una intera piattaforma per questo tipo di applicazioni, che, oltre al software, comprende CPU multicore, chipset e grafica. Il prossimo passo in questa direzione è costituito da Larrabee, nome in codice di un'architettura che comprende SIMD Vector processing unit (VPU), nuovi set di istruzioni vettoriali. A questo si aggiunge un nuovo design hardware per le coerenza delle cache, elemento indispensabile se per utilizzare architettura multicore. In pratica le prossime implementazioni vedranno integrati diversi core IA con una sezione per l'I/O e funzioni specializzate, il tutto in grado di eseguire molto velocemente le nuove istruzioni vettoriali, grazie anche a speciali soluzioni implementate in hardware. A parte i nuovi set di istruzioni, con i relativi tool di sviluppo, i prodotti basati sull'architettura supporteranno le consuete librerie grafiche come le DirectX e le OpenGL.

[tit:Le nuove istruzioni]
AVX , acronimo di Advanced Vector Extensions, è il nome dato da Intel alla prossima generazione di istruzioni che permetteranno, se usate dai programmatori, di aumentare le prestazioni nell'elaborazione di floating point, software multimediale e applicazioni CPU intensive. Interessante notare che queste istruzioni permetteranno di ridurre i consumi di energia e che saranno retrocompatibili con gli esistenti processori di Intel. Uno degli elementi fondamentali di queste nuove istruzioni risiede nell'ampliamento delle dimensioni dei vettori che passano da 128 a 256 bit. Una più sofisticata riorganizzazione dei dati, insieme alla possibilità di utilizzare tre operandi, consentono di migliorare ulteriormente le prestazioni. Le prime versioni saranno implementate nei chip con microarchitettura chiamata Sandy Bridge che arriverà nel 2010. Maggiori dettagli saranno disponibili alla prossima edizione dell'IDF che si terrà in aprile a Shanghai.